H군의 개발 일지

[#1] GitLab won’t start – runsv not running

개발자 H — Thu, 10 Dec 2020 05:40:33 +0900

window10에서 ubuntu 18.04 앱 사용 중에

"GitLab won’t start – runsv not running"

* execute[/opt/gitlab/bin/gitlab-ctl start redis] action run

[execute] /opt/gitlab/embedded/lib/ruby/gems/2.6.0/gems/omnibus-ctl-0.6.0/lib/omnibus-ctl.rb:692: warning: Insecure world writable dir /mnt/c in PATH, mode 040777

위 문제가 계속 발생하였는데 구글링하여 다음과 같은 해결책을 찾았다.

Problem

admin@MyHost:~$ sudo gitlab-ctl start
fail: alertmanager: runsv not running
fail: gitaly: runsv not running
fail: gitlab-monitor: runsv not running
fail: gitlab-workhorse: runsv not running
fail: logrotate: runsv not running
fail: nginx: runsv not running
fail: node-exporter: runsv not running
fail: postgres-exporter: runsv not running
fail: postgresql: runsv not running
fail: prometheus: runsv not running
fail: redis: runsv not running
fail: redis-exporter: runsv not running
fail: registry: runsv not running
fail: sidekiq: runsv not running
fail: unicorn: runsv not running

Solution

sudo systemctl start gitlab-runsvdir

sudo gitlab-ctl restart

[Verilog] #3-1 Structural Modeling (Gate level Modeling)

개발자 H — Wed, 9 Dec 2020 02:28:08 +0900

Structural Modeling

Verilog로 코드를 구현하는 방법 중에서 가장 먼저 소개할 방법은 Structural Modeling이다.

이 방법은 논리 게이트를 사용하여 모델을 구현하는 가장 낮은 레벨(Low level)의 코딩방식이다.

디지털 논리회로 과목에서 배우는 논리회로를 이용하여 실제로 회로도를 그리듯이 프로그래밍 한다.

코드가 매우 직관적이며 다른 방법에 경우 합성(synthesis)이과 구현(Implementaion) 과정에서

불필요한 회로가 포함되는 최적화 문제가 발생할 수 있지만, 지금 소개하는 방법은 코드가 결과에 그대로 반영된다.

따라서 본인의 능력이 되고 시간이 많다면 Structural Modeling으로 회로를 최적화하여 구현하는 것도 방법이다.

Structural Modeling에는 Gate-level Modeling과 Switch-level Modeling이 있는데,

이번 글에서는 게이트 레벨 모델링에 대해서만 설명하고 스위치 레벨 모델링에 대해서는

다른 글을 통해서 혹은 추후에 글 밑에 추가하도록 하겠다.

Gate Primitives

Verilog에서 지원하는 12개의 Logic Gate Primitives를 이용하여 코드를 구현한다.

Primitives는 기본적으로 Verilog에서 미리 정의되어있는 논리게이트 모듈을 의미한다.

AND / OR 게이트

출력: 1개 / 입력: 多개

관련 모듈: and / or / xor / nana / nor / xnor

and | or | nand | xor | nor | xnor [instance name] (output, input1, ….., inputn);

논리연산에 가장 기초가 되는 게이트이다.

Buf / Not 게이트

출력: 1개 / 입력: 1 or 多개

관련 모듈: buf / not / bufif / notif / bufif1 / notf1

not | buf [instance name] (output 1, output2, ….., output n, input);

bufif1 | bufif0 | notif1 | notif0 [instance name] (output, input, control);

if가 붙은 모듈의 경우 제어신호(control signal)에 따라서 출력을 제어하게 된다.

if0은 control signal이 0일 때 동작하고 (Active low) if1은 control signal이 1일 때 동작한다. (Active High)

아래 진리표에서 Z는 High Impedance로 High도 Low도 아닌 Floating한 값을 의미한다.

X는 알려지지 않은 혹은 초기화되지 않은 값을 의미한다.

Code Implementation

사용한 모듈의 이름은 적고 인스턴트 이름을 짓고 인자를 받으면 된다.

모든 게이트들은 출력을 맨 앞의 인자로 받도록 구성되어 있고 게이트에 따라서 입력의 수가 다르다.

ex) and and1(out, input1, input2);

Array Instantiation

사용하고자 하는 모듈이 1bit만 처리할 경우 모듈을 배열로 인스턴트화 할 수 있다.

아래의 예시 코드를 참조하자

1-bit Full Adder

[Verilog] #2 테스트벤치 (Testbench)

개발자 H — Mon, 7 Dec 2020 09:26:44 +0900

테스트벤치 (Testbench)

테스트벤치란 우리가 베릴로그로 구현한 HDL 모델이 올바르게 동작하는지 검증하기 위한 시물레이터이다.

구현한 모듈에 입력 신호를 넣고 출력 신호를 wire로 연결하면 입력 신호의 변화에 따른 출력 신호를 확인할 수 있다.

보통은 시험하는 모듈의 이름 앞에 tb를 붙인다. ex) tb_adder

테스트벤치에는 입출력 포트가 없으며 initial block을 이용하여 SW처럼 순서대로 시간에 따른 동작을 구현하게 된다.

initial 구문

일반적으로 베릴로그로 작성된 코드를 시뮬레이션하게 되면 코드가 동시에 동작하지만

initial block 내부에 있는 코드는 시간 순서에 따라서 위에서 아래로 진행된다.

이러한 특징으로 initial block은 절자적인(procedural) block이라고 한다.

이 구문은 전체 시뮬레이션에서 한번만 실행되는 내용으로 초기화나 신호 값을 보기위해 사용된다.

주의할 점은 실제 하드웨어는 멈추지 않고 계속 동작하므로 initial 구문은 오직 테스트용으로만 사용해야 한다.

initial 구문은 begin - end로 묶어서 사용한다.

initial begin

~~~~~~~

end

~~~ 부분에 변수를 초기화하거나 시간에 따라 값을 변경해서 신호를 모니터링하면 된다.

위 코드에 대한 시뮬레이션 결과이다.

초기에 모든 신호는 0으로 초기화 되었고 10ns단위로 A, SEL, B 신호가 1로 값이 바뀌었다.

always 구문

initial block이 한번만 실행되는 구문이라면 always block은 계속 반복하여 내용을 실행하는 구문이다.

initial block에서 초기화시킨 변수를 일정 시간마다 바뀌어줄 때 사용한다. ex) clock

reg 타입의 clock변수를 initial block에서 0으로 만들어주고 always block을 이용하여 5ns마다 토글되도록 하였다.

테스트벤치 결과 분석 명령어

$monitor: 신호 값이 바뀔 때 신호 값을 스크린에 출력한다.

$monitor (SEL, A, B, F); 이렇게 사용한다.

$time: 시간을 확인할 때 사용하는 명령어이다. $time을 변수처럼 사용하면 된다.

$display: 변수, 문자열 등의 값을 표시한다.

C언어의 printf처럼 %d, %b, %h, %o, %s, %m, %f를 반환자로 사용하여 변수 값을 받아서 출력할 수 있다.

$monitoton: monitor를 실행한다.

$monitotoff: monitor를 종료한다.

$stop: 시뮬레이션을 중지한다.

$finish: 시뮬레이션을 끝낸다.

stop은 잠시 종료하는 것이고, finish는 시뮬레이션을 완전히 종료된다.

디버깅에는 $monitor나 $display가 주로 사용된다.

Time Scale

시뮬레이션에서는 특정한 시간단위로 동작할 것인지 설정할 수 있는데, 대게 맨 첫줄에

`timescale time_unit / time_precision 이러한 형태로 존재한다.

time_unit은 측정단위이고, time_precision는 반올림을 어디서 할 것인지를 결정하는 요소이다.

예를 들어 10ns / 1ns로 되어있으면 #단위당 10ns로 측정하는 것으로

#2.56라고 하면 2.56 x 10ns = 25.6ns가 되고 1ns단위로 반올림을 하므로 26ns가 된다.

#2.53라고 하면 2.53 x 10ns = 25.3ns가 되고 1ns단위로 반올림을 하므로 25ns가 된다.

[Verilog] #1 모듈 (Module)

개발자 H — Mon, 7 Dec 2020 04:58:32 +0900

Port Declaration

모듈을 설명하기 앞서서 기본적인 내용인 포트에 대해서 설명하려고 한다.

지난시간에도 설명하였지만, 모듈의 입출력 타입은 3가지가 존재한다.

input: input ports

output: output ports

inout: bidirectional ports

(필자는 용역을 여러번 해봤지만, 아직까지 inout을 써보지 못했다.)

input의 경우 외부에서 들어오는 형태는 상관이 없지만, 내부에서는 net(wire)타입이여야 한다.

inout의 경우 외부에서 net타입으로 들어와야하고 모듈 내부에서도 net타입이여야 한다.

output의 경우 내부에서는 reg나 net 상관없지만 외부에서는 net으로 받아야 한다.

기본적으로 변수들은 wire로 설정되는데 출력단에서 값을 유지하기 위해서는 기억소자인 reg를 사용해야 한다.

wire의 경우 전선이고 단순하게 값을 연결만 해주는 것으로 생각하면 된다.

Port Connection Rules

각각의 모듈(Component)을 가져오는(Instantiation) 방법에는 2가지가 존재한다.

Positional Association: 내연적인(Implicit) 방법으로 각 변수들의 위치에 따라서 연결하는 방법이다.

Named Association: 외연적인(Explicit) 방법으로 이름에 따라서 연결하는 방법이다.

앞 시간에 배운 adder를 예를 들어 설명하면

adder 모듈에는 sum, c_out, a, b, c_in 5개의 변수가 존재하는데

순서대로 변수를 넣을 경우 Positional Association이고 이름에 따라서 넣을 경우 Named Association이다.

Module

모듈은 특정한 기능을 하는 프로그램으로 생각해도 좋고 프로그래밍에서의 함수와 비슷한 개념이다.

베릴로그에는 함수(function)과 테스트(task)와 서브모듈(submodule)이 존재하므로

실제로는 함수, 테스크, 서브모듈 -> 모듈 -> 프로그램(FPGA)라고 생각하면 된다.

위 그림과 같이 Half Adder 모듈을 만들어 보도록 하겠다.

모든 변수의 경우 wire타입으로 구성되어 있고 수식에 맞게 출력 값에 입력 값을 연산하여 대입해주었다.

위 모듈이 맞게 동작하는지 확인하는 방법으로는 테스트벤치를 이용하여 시뮬레이션 하는 방법이 있다.

다음시간에는 테스트벤치를 이용하여 모듈을 테스트하는 방법에 대해서 소개하고

이후에는 베릴로그에서 모델링하는 방법 3가지에 대해서 설명하도록 하겠다.

순서: Testbench-> Structural Modeling -> Dataflow Modeling -> Behavioral Modeling

[Verilog] #0 베릴로그(Verilog)란? / 데이터 타입(Data Types)

개발자 H — Mon, 7 Dec 2020 03:18:52 +0900

베릴로그(Verilog)란?

베릴로그(Verilog)는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(HDL, Hardware Description Language)다.

회로를 설계할 때 사용하는 언어로, 하드웨어는 순차적으로 돌아가지 않고 Clock에 따라서 동시에 동작하므로

시간과 동시성(concurrency)을 표현할 수 있고 컴파일 과정이 일반적인 프로그래밍언어와 다르다.

VHDL(VHSIC Hardware Description Language)도 있는데 위에서 설명한 Verilog HDL는 다르므로 주의하자!

기본적인 문법은 C언어와 유사하다.

if, for, while과 같은 제어문을 사용할 수 있고 세부적인 문법에서는 차이점이 존재하지만

대부분 유사하게 사용가능하고 연산자도 거의 비슷하게 사용할 수 있다.

한가지 차이점은 중괄호 대신에 begin ~ end를 사용하여 묶어준다.

데이터 타입(Data Types)

베릴로그의 데이터 타입으로는 기억소자인 Register와 연결하는 선인 Net으로 구성되어 있다.

Register는 값을 받아서 저장할 때 사용되고 Net은 신호를 연결할 때 사용한다.

일반적으로 Input에는 reg타입을 사용하고 Output에는 wire타입을 사용한다.

벡터형으로 변수 앞에 [7:0], [0:31]과 같이 표현할 수 있다.

wire [7:0] databus 변수의 경우 8-bit wire타입이고 변수명은 databus이다.

reg [0:31] address 변수의 경우에는 32-bit이고 reg타입의 변수명은 address이다.

[7:0] bus와 [0:7] bus의 차이점은 각각 상위비트(MSB)가 bus[7], bus[0]이다.

reg [0:7] B1, B2, B3를 보면 address의 벡터 중에서 일부를 골라서 사용할 수 있다는 것을 의미한다.

자세한 문법에 대해서는 다음 시간에 배우고 이번에는 벡터의 일부를 짤라서 사용할 수 있다는 것을 알아두자!

각 변수들을 입출력으로 사용하는 방법은 변수명 앞에 input과 output을 넣어주면 된다.

입출력을 동시에 사용하는 변수에 경우 inout을 사용하면 된다.

위 그림처럼 모듈 안에 input, output을 적어도 되고, 모듈 안에는 변수만 적고 외부에 따로 표시해도 된다.

모듈 안에 변수를 넣는 순서는 output에서 input 순서대로 변수들을 넣어주는 것이 좋다.

(gate level modeling에 사용되는 모듈은 대부분 처음에 오는 변수가 출력 값이다.)

개발자 H — Mon, 7 Dec 2020 01:47:13 +0900

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뇌전도(EEG), 근전도(EMG), 안전위도(EOG), 망막전위(ERG)에 대해서

개발자 H — Mon, 7 Dec 2020 01:26:33 +0900

바이오전자공학시간에 배운 뇌전도, 근전도, 안전위도, 망막전위에 대해서 정리하려고 한다.

생체신호란?

인간이 살아가면서 발생하는 생체현상에 대해서 센서를 이용하여 측정한 신호를 의미한다.

침습적(Invasive)한 방법과 비침습적(Non-Invasive)한 방법이 있는데 각각의 차이는 다음과 같다.

침습적인 방법은 신호를 취득하기 위하여 인체 내부에 센서를 직접 연결하는 방법이고

비침습적인 방법은 신체 외부, 즉 피부를 통해서 생체신호를 측정하는 방법이다.

예를 들면 바늘을 이용하여 주사를 놓아 신호를 측정하면 침습적인 방법이고

위 그림처럼 빛을 이용하여 피부를 통해 맥파나 산소포화도를 측정하는 방법은 비침습적인 방법이다.

이러한 생체정보는 크기가 매우 작고 각각의 조직들은 유기적으로 조성되서 있어서 구조가 복잡하다.

또한, 각 생체신호는 특성이나 주파수가 다르기 때문에 고유한 방법으로 측정해야 한다.

뇌전도 (EEG, Electroencephalography)

뇌전도는 뇌의 전기적인 활동을 기록하는 전기생리학적인 측정방법을 말한다.

신경세포인 뉴런의 내부에서 발생하는 전류에 따라 유도되는 전위를 측정하는 것이다.

두피 EEG (Scalp EEG)는 시냅스 말단에 흐르는 전류(Post-Synaptic currents)의 총 활성도를 측정하게 된다.

(시냅스에 대해서는 추후에 업로드 정리하도록 하겠다.)

시냅스 말단에 흐르는 전압은 EEG 신호를 발생시키지만, 뇌 속에는 많은 뉴런이 존재하므로

두피 EEG가 단일 덴드라이트나 뉴런의 활동을 결정하는 것은 불가능하다.

EEG는 주파수에 따라서 5가지 종류의 신호가 존재한다.

δ파 (Delta wave): 0.5 ~ 3Hz의 주파수를 의미하며 깊은 잠을 잘 때 발생하는 신호이다.

일정하지 않으며 50uV로 진폭이 비교적 다른 신호에 비해서 높다.

θ파 (Theta wave): 4 ~ 7.99Hz의 주파수를 의미하며 잠을 잘 때 발생하는 신호이다.

졸음파라고도 불리며 정서적으로 안정된 상태나, 얕은 수면상태에서 발생하는 신호이다.

α파 (Alpha wave): 8 ~ 12Hz의 주파수를 의미하며 안정되고 긴장이 이완되었을 때 발생하는 신호이다.

β파 (Beta wave): 12 ~ 30Hz의 주파수를 의미하며 깨어있을 때나 일할때, 불안하거나 긴장할 때 발생하는 신호이다.

활동하거나 바쁠 때, 불안한 생각을 할때 발생하게 된다.

Gamma wave: 26 ~ 100Hz의 주파수를 의미하며 깜짝 놀랐거나 극도록 흥분한 상태를 나타낸다.

내용 작성 중....